实验,7
实 验 报 告 实验日期：
2012 年 5 月 20 日 学 号：
20100820121 姓 名：
杨磊 实验名称：
时序电路实验 总 分：
一、实验设计方案 实验框图 文字说明 在上图中，时序电路，即时序信号产生器，最基本组成部分包括时钟脉冲源、环形脉冲发生器、节拍脉冲和读写时序译码逻辑、启停控制逻辑。
（1）时钟脉冲源 H：为环形脉冲发生器提供频率稳定，电平匹配的方波时钟脉冲信号。（2）时序信号产生电路：由环形脉冲信号发生器产生一组有序的间隔相等的脉冲序列，以便通过译码电路产生最后需要的节拍脉冲，再次采用循环移位寄存器的形式。
（3）节拍脉冲和读写时序的译码逻辑：在一个 CPU 周期产生工作所需要的节拍点位和原始节拍脉冲。
（4）启停控制电路：用启动、单拍、停机等控制信号来控制 T1~T4 的发送，使原始节拍脉冲变成 CPU 真正需要的节拍信号 T1~T4。
状态图 启 动信号：
单拍 停机 节拍脉冲 启动控制逻辑 转换为节拍脉冲的逻辑电路 环形脉冲发生器 时序脉冲源 H Q4~Q1 T40~T10T4~T1
二、功能验证 1）功能仿真图波形图如下：
reset 信号：二进制输入信号，高电平有效 qd 信号：二进制输入信号，低电平有效 tj 信号：二进制输入信号，高电平有效 t1~t2 信号：二进制输出信号 2）仿真图说明：
50ns~100ns qd 信号有效，从下一个时钟信号上升沿开始，t1~t4 开始有输出信号 350ns~450ns tj 信号有效，从下一个始终信号上升沿开始，保持上一个时钟信号的输出状态 450ns ~500ns dp 信号有效，从下一个时钟信号上升沿开始，从上一个时钟信号输出信号开始输出，直到输出 t4 为止，之后没有信号输出 650ns~700ns qd 信号有效，从下一个时钟信号上升沿开始，t1~t4 开始有输出信号
900ns~1.2us dp 信号有效，450ns ~500ns dp 信号有效，从下一个时钟信号上升沿开始，从上一个时钟信号输出信号开始输出，直到输出 t4 为止，之后没有信号输出 说明 数据记录（1）波形仿真参数设置 End time ：2us Grid size ：50ns（2）芯片设置级管脚设置 芯片：FLEX10K-EPF10K20TI144-4 管脚分配：
（3）电路初始状态 reset 信号的初始状态为‘0’，qd 信号的初始状态为‘1’，tj 和 dp 信号的初始状态为‘0’。
三、硬件验证 芯片分配：FLEX10K-EPF10K20TI144-4 硬件下载验证 首先使 qd 信号有效，然后 qd 信号无效。此时四个晶体管循环亮起.然后使 tj 信号有效。此时仅有当前晶体管亮起，不会出现循环亮起的现象。
然后使 dp 信号有效。从当前晶体管开始，直到 t4 晶体管亮起之后，晶体管不会亮起。
下载结论 该状态图实现了时序电路的基本功能。满足设计要求。
———————————————————————————————————————四、实验日志 思考题：
1、时序电路实行了哪几种启停控制逻辑？ 答：实现了启动、单拍、停机等控制信号来控制。
2、举例说明机器周期、节拍、脉冲？
答：
机器周期：从内存中读取一个指令字的最短时间。本实验中，相当于输出一组 T1、T2、T3、T4 节拍脉冲所用的时间 节拍与脉冲：一个节拍电位表示一个 CPU 周期的时间。一个节拍电位中包含若干个节拍脉冲，节拍脉冲表示较小的时间单位。
3、单步运行状态如何进入？用途是什么？ 答：
先置 dp=0,tj=0,qd 由 0 变化到 1，然后令 dp=1,即可使机器进入到单步运行状态中。
其用途为：每次只读取一条指令，可观察当前执行结果。
4、时序电路参考电路图中的停机控制电路未能实现停机功能，如何修改？ 答：实现 全停功能，电路修改如下：
7474 CLRN 的输入为 TJ 的反，通过反相器实现，原来为直接接高电平。即在使得 TJ=1 的时候，CLRN 有效，则清零，即全停。
实现 暂停功能，电路修改如下：
添加一个新的输入控制信号，将其与 H 的反做或运算，运算的结果作为图中 7474的时钟的输入。
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