Verilog课设实验实验一
合 肥工业大学 Verilog HDL 设计实验报告 学 院：
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实验题目：
异或门设计 一、实验目的（1）熟悉 Modelsim 软件（2）掌握 Modelsim 软件的编译、仿真方法（3）熟练运用 Modelsim 软件进行 HDL 程序设计开发 二、实验 内容 用 Verilog 关键词 or、and 和 not，使用结构和行为建模方法，构造一个双输入端的 xor 门，其功能是计算 z=x’y + xy’,其中 x 和 y 为输入，z 为输出；编写激励模块对 x 和 y 的四种输入组合进行测试仿真。
三、实验步骤 1、设计模块 2、激励模块 3、modelsim 模块 四、仿真结果及分析
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